Interconnect: tout le savoir-faire d’Intel se met à l’œuvre

Avec l’EMIB, Intel avait annoncé sa volonté d’entrer dans l’ère des chiplets, suivant la vague amorcée par AMD lors des premiers CPU Zen. Cependant, alors que les rouges utilisaient directement des liaisons entre dies via des canaux directement dans le package, les bleus ont préféré intégrer directement dans ce package des nouveaux morceaux de silicium, certains actifs, d’autres n’utilisant que les couches métalliques servant à transmettre les données.

 

Depuis leur première mention, l’interconnect a évolué : initialement prévue pour la liaison des chiplets, l’EMIB doit désormais s’adapter pour la mise en place de structures tridimentionelles, amorcées par le projet Foveros. Si vous avez en tête les premières puces Lakefield, c’est tout bon, il s’agit exactement de cela ! Contrairement au 10 nm, les innovations au niveau du packaging ont été de francs succès chez les bleus, ce qui explique leur présence prépondérante au sein de cet Architecture Day.

 

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Pour le moment, Foveros a atteint son premier apogée avec Lakefield, la première puce grand public d’Intel à empiler plusieurs dies, permettant d’intégrer plusieurs niveaux de logique ainsi qu’une disposition type big.LITTLE. Néanmoins, ce projet délaisse l’EMIB, un peu trop même, alors justement que les structures 3D nécessitent un interconnect die-à-die afin d’exprimer tout leur potentiel. Et, à ce petit jeu, Intel crève d’inventivité quant aux nouvelles directions d’amélioration de son bébé.

 

Nommée co-EMIB, l’idée est de pouvoir réutiliser l’EMIB sous toutes les formes possible : toujours directement dans le package, mais dans le cas où plusieurs autres dies sont stackés au-dessus d’une même puce à la Foveros. Un tel système passe bien évidemment par la présence de TSV, des trous dans le silicium permettant les communisations et l’alimentation à travers les dies ; mais nécessite également un système d’évitement des dies, dans le cas où une liaison devrait s’effectuer avec un élément logique d’un bout de silicium empilé 2 ou 3 étages au-dessus.

 

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Pour cela, l’ODI (Omni-Directional Inteconnect) devra permettre des connexions entre dies empilés non-voisins, en court-circuitant un troisième die pris en sandwich. Rien de bien folichon dit comme cela, mais il faut garantir la solidité et l’intégrité du bousin lors de l’empilement, ce qui n’est pas une mince affaire ! De plus, de telles liaisons sont indispensables afin de passer d’un empilement de couches, nommé 2,5 D - où il ne s’agit ni plus ni moins que de liaisons entre circuits plans - à une disposition s’approchant de la vraie 3D — liaisons arbitraires possibles entre n’importe quels points de la puce.

 

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Orthogonalement à l’EMIB, Intel a également dans sa manche un standard de communication open source utilisant ces fameux interconnects, nommé AIB (Advanced Interface Bus) dont le générateur se trouve sur GitHub. L’idée est de proposer une interface modulaire synchrone compatible avec l’EMIB, mais également avec d’autres implémentations comme le CoWoS de chez TSMC gratuite d’utilisation. Datant d’au moins juillet 2018, le principe est, une fois encore, loin d’être nouveau, mais nous ne pouvons qu’apprécier le suivi du projet... même s’il est assez clair que son but réside dans l’intégration aisée de modules provenant de start-up à racheter, et non dans une initiative altruiste de mise à disposition de ses connaissances !

 

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Citons également, dans la liste des futures améliorations à venir pour les puces de générations suivantes, l’Hybrid Bonding, un nom pas tout à fait nouveau puisque GlobalFoundries était déjà sur le coup en septembre dernier. Global (Foundries!) ment, l’idée est de relier les dies entre eux par une méthode ne reposant plus sur de la thermocompression, mais une méthode hybride (d’où le nom), gagnant ainsi en précision. Ainsi, plus de billes de métal peuvent être intégrées, ce qui diminue la consommation électrique, la résistance, certains effets parasites et permet d’augmenter les bandes passantes : que du bonheur ! À ce sujet, une puce de test a été gravée avec succès au second trimestre 2020, de quoi lever bien des regards dans cette direction.

 

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Pour terminer sur un point qui fait rêver, Intel compte bien continuer sur sa lancée, et proposer toujours davantage d’innovation au niveau des interconnects en intégrant des communicateurs optiques. En effet, cette technologie permet de transmettre des informations avec un débit faramineux, tant que la latence liée à la transformation des rayons lumineux reste raisonnable et les dissipations thermiques maîtrisées. Avec cela, le fondeur de Santa Clara espère dépasser la barre du Terabit/seconde par fibre, et ainsi miniaturiser toujours plus en profondeur les technologies de transmission de l’information. Pour le moment à ses prémisses, il y a fort à parier que la firme y refasse allusion dans les années à venir.

 

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