FPGA : le calcul « spatial » devient modulaire

Dans la nomenclature d’Intel, les CPU servent au calcul scalaire, les GPU au calcul vectoriel, les ASIC à l’IA, et les FPGA aux calculs... « spaciaux ». Une drôle de manière d’expliquer le fonctionnement de ces bidules reconfigurable, expliquant néanmoins de manière frappante le défi que représente leur programmation : effectuer un chemin physique de traitement des données entre le point d’entrée et le point de sortie du FPGA.

 

Très simples à leur conception originelle, dans les années 80, les FPGA ont par la suite intégré de nombreux blocs logiques héritant des avancées des CPU (comme les caches) ou des modes (comme les DSP capables d’effectuer des calcul un peu plus poussés). Avec le machine learning, cette tendance s’accentue, c’est ainsi qu’Intel a mis au point une stratégie de production simple et efficace en matière de FPGA, reposant sur les chiplets.

 

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L’idée est similaire aux Legos : Intel a mis au point de nombreux chiplets répondant à différentes fonctions (FPGA seul, FPGA + cœur, HBM, contrôleur PCIe 4.0,...), il ne leur reste qu’à choisir lesquels prendre pour former une gamme de FPGA. Pour relier tout cela, nous vous le donnons en mille, la solution n’est autre que l’EMIB, cet interconnect à tout faire détaillé dans notre troisième section, ici en version 2,5 D uniquement (les empilements 3D n’étant pas encore de la partie, probablement du fait de volume de vente encore trop faible par rapport au coût d’étude d’une telle solution. Par exemple, la série des Agilex M utilise un FPGA avec un cœur x86 intégré, un transceiver 116G, du PCIe Gen5 et un interconnect permettant d’utiliser de la HBM.

 

Notez que les générations diffèrent principalement par la technologie de gravure du die principale : ainsi, les Stratix 10 NX, actuellement en production, utilisent un FPGA en 14 nm. Pour les Agilex, encore en phase de sampling, il faut compter sur du 10 nm, et les futurs FPGA sans nom devraient passer au 7 nm. tant que nous sommes sur les finesses de gravure, les chiplets compagnons peuvent bien entendu être gravés selon des procédés différents du die du FPGA, mais aussi par d’autres acteurs — ici encore, nous pensons très fortement à TSMC.

 

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Comme à son habitude, le géant bleu ne manque pas de nous abreuver de références en tout genre, tels des modules spécialement prévus pour intégrer des FPGA liés au CPU. La chose était déjà possible avec l’Ultra Path Interconnect sur les derniers Xeon ; le phénomène s’accentuera avec CXL.

 

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Les Transcievers, une réelle évolution

Finalement, un point phare de ces FPGA se trouve dans les transceiver, les composants capables de coder et décoder des informations, par exemple en les reliant directement à une interface optique. Les précédents intronisaient le support de bousin 116G, maintenant Intel double une fois de plus ce débit pour atteindre 224G. Nul doute que ces applications trouvent leur place à notre époque du Big Data, mais cette dernière n’est pas directement dans nos foyers !

 

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Présent sur les prochaines générations de FPGA [tout dépendant de la série et des chiplets intégrés], ce transciever devrait faire le bonheur des serveurs situés sur l’edge, cette fameuse frontière floue entre les moyens de distribution du net aux clients et les serveurs. Typiquement, un prétraitement des données peut être effectué au pied d’une antenne 4G/5G avant d’envoyer le résultat condensé de ces opérations aux serveurs.

 

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