Réduire la finesse de gravure pour nos puces informatiques est un enjeu majeur ces derniers temps. Permettant d'augmenter la densité des transistors et donc les performances brutes - puissance de calcul, mémoire de stockage - cela s'accompagne néanmoins à certaines difficultés sur la qualité de production ou la stabilité des wafers gravés. Le 7 nm ainsi que le 5 nm ont déjà leur méthode d'assurée via l'utilisation de la technique EUV, mais que pourrons-nous faire pour descendre plus bas ? Quelques technologies apparaissent et grimpent ces derniers temps afin d'éviter un blocage d'ici 5 ans et d'atteindre les 3 voire 2 nm.

 

Le plus probable à court terme est l'amélioration des procédés EUV pour obtenir des lithographies plus fines. La technologie est déjà sur le marché pour produire du 7 nm chez TMSC par exemple et permet de diminuer la finesse jusqu'à 3 nm dans ses formes les plus complexes. Si la technologie parait prometteuse elle souffre de plusieurs défauts comme les réactifs chimiques ou les matériaux nécessaires pour obtenir des wafers de qualité. Car réduire la taille est une chose, mais il faut aussi que les transistors en devenant plus petits restent performants sans quoi cela ne sert pas à grand-chose. Ces problèmes entraînent un coût de fabrication plus élevé et une adoption tardive, mais il est fort probable que dans les 5 prochaines années les fondeurs s'équipent rapidement de lignes EUC dites "High-NA".

 

litho high na euv

 

Mais les nouvelles méthodes ne s'arrêtent pas là, les chercheurs ayant travaillé dur ces dernières décennies pour obtenir des procédés plus fins et qualitatifs. Dans les deux méthodes expérimentales qui sont prometteuses, nous avons d'abord la gravure directe à multirayons (Multi-Beam Direct-Write). Le nom est explicite, pas besoin de masque ici la machine grave directement sur le wafer le schéma qui est demandé. Si la technologie est en conséquence lente et coûteuse, elle reste la plus précise pour les domaines de pointe ou la réalisation de wafer. Les améliorations de ces dernières années la rendent plus abordable et rapide, mais elle reste trop lente pour en faire une production de masse. En association avec une autre technique cependant appelée NIL - nanoimprint lithography - elle permet de réaliser des "tampons" qui lors de l'application sur le wafer réalise directement le circuit sur celui-ci. Le problème reste qu'il s'agit d'une méthode par pression et que la qualité et le rendement ne sont pas très optimaux et rendent la solution uniquement adaptée à des puces peu sensibles. Bref, une solution qui pourrait être intéressante surtout pour la fabrication de mémoires NAND en 3D, mais si c'est pour obtenir des puces peu fiables cela reste à voir, en espérant que les scientifiques améliorent cette méthode.

 

litho dsa

 C'est-y pas joli les représentations du DSA ?

 

Enfin dans les idées d'avenir, l'utilisation de blocs préassemblés de wafer via le procédé DSA permettrait de réduire les coûts et temps de fabrication des puces gravées en EUV. L'avantage majeur est surtout la création de circuits avancés à gravure très fine - 3nm et en-dessous. Par contre la technologie souffre des mêmes complications que l'EUV ainsi que d'un rendement mauvais pour l'instant, mais lié uniquement à un manque de maturité. Plus de développements et d'études sont nécessaires pour en faire une méthode viable, mais l'industrie reste optimiste sur ce segment car il est plus rentable sur le long terme pour les choses peu critiques. Bref, au final on nous parle de réduire la taille de gravure tout en rappelant que le vrai défi ce n'est pas de réduire mais surtout de garder un gain en performance correct, sans quoi l'intérêt serait faible et surtout qu'il faut justifier le surcoût que vous allez prendre quand même. (source : semiengineering)

 L'amélioration de la gravure des galettes de silicium amène de nouveaux défis pour les fondeurs... 

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