De nouveaux die shots révèlent les entrailles des processeurs Arrow Lake

Lancée en octobre, la gamme Core Ultra 200S — connue sous le nom Arrow Lake — constitue la dernière offre desktop d’Intel. Le Core Ultra 9 285K s’était déjà montré à travers quelques die shots lors de son lancement ; la chaîne YouTube High Yeld propose désormais une autopsie complète de la puce.

De l'Intel 22 nm au TSMC N3B

Les prestations des Arrow Lake n’ont pas été à la hauteur des attentes, et Intel n’a eu de cesse de tenter d'améliorer ses bébés au fil des mois — la dernière tentative en date est le profil Boost 200S. En revanche, sur un aspect purement hardware, ces Core Ultra 200S sont uniques : ce sont les premières puces desktop d’Intel à profiter d’une conception à base de tuiles. Avec comme conséquence pointée, une latence induite par l’interconnexion, forcément nuisible aux performances.

Pour ceux qui ne souhaitent pas consulter toute la vidéo, Andreas Schilling a exposé dans un X quelques-unes des images les plus représentatives du Core Ultra 200S disséqué.

A few highlights from the deep analysis of #ArrowLake by @highyieldYT pic.twitter.com/WFUG0xVaFE

— Andreas Schilling ???????? ???????? (@aschilling) May 5, 2025

La première montre le die complet. En haut à gauche, la tuile de calcul gravée par TSMC sur le nœud N3B occupe une surface de 117,241 mm². Elle est contiguë de la tuile E/S et de la tuile SoC, toutes deux réalisées en N6. La tuile I/O s’étend 24,475 mm² ; la tuile SoC sur 86,648 mm². Tout à droite, la tuile GPU, basée sur le N5P, occupe une étroite bande de 23 mm². Tout ceci repose sur une tuile de base réalisée par Intel en 22 nm FinFET d’une surface totale d’environ 303 mm².

La deuxième image expose tous les sous-composants des tuiles secondaires tels que le contrôleur Thunderbolt 4 / PHY d’affichage / PHYs PCIe Express. Elle révèle aussi les quatre cœurs Xe LGP qui composent la tuile GPU.

La dernière illustration du X se concentre sur l’agencement de la tuile CPU. Comme l’exposait déjà les die shots précédents, l’architecture hybride d’Intel est prise au pied de la lettre : les E-cores et P-cores sont entremêlés plutôt que cloisonnés dans leur coin. La frontière entre les deux lignes de cœurs CPU se matérialise par les caches L3, avec 3 Mo de cache L3 par P-core (soit 36 Mo au total). Précisons qu’avec Arrow Lake, les E-cores accèdent au cache L3 des P-cores. Ajoutez 3 Mo de cache L2 par bloc de E-cores, avec 1,5 Mo partagés entre deux cœurs.