On savait déjà que TSMC préparait dans son coin son 7 nm, basé sur des UV profonds. Cependant le développement en solo devait leur sembler un peu triste (ou plus probablement peu lucratif), c'est pourquoi un partenariat vient d'être annoncé avec Xilinx, ARM et Cadence afin de réaliser une première puce de test. Cette dernière inaugurera l'utilisation sur silicium de la technologie CCIX (Cache Coherent Interconnect for ac(X)celerators), permettant l'utilisation couplée de cœurs haute performance ARM et d'accélérateurs FPGA via une interconnexion haute performance, le tout sans avoir besoin d'utiliser des librairies spécifiques complexes.

 

La puce comportera certains sous-systèmes mis à disposition par Cadence, notamment les contrôleurs PCI Express 3.0 et 4.0 (enfin !) ainsi que le contrôleur DDR4. Les FPGA utilisés seront des Virtex UltraScale+, dessinés par Xilinxs et gravés en 16 nm, utilisant la technologie CoWoS (Chips on Wafer on Substrate) de troisième génération, similaire à celle utilisée pour intégrer la HBM aux GPU.

 

L'idée est dans la même trame qu'un certain projet d'Intel : rassembler des unités de calculs spécialisées au plus près les unes des autres afin de traiter les données de la manière la plus efficace/rapide possible. À voir dans la pratique si les gains compensent la surface (et donc le coût) nécessaire aux nouvelles venues ! Niveau disponibilité, le design final est prévu pour Q1 2018 et la production physique pour la seconde moitié de cette même année. (source : EETimes)

 

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