Alors que les tests d’Alder Lake ne devraient plus tarder, voilà qu’un cliché au potentiel fortement intéressant a surgi il y a quelques jours sur la toile : une annotation du die shot officiel de la puce dans sa version la plus volumineuse.

 

Publiée sur Reddit par un certain/u/Locuza, la schématique est impressionnante par sa précision : des caches aux EUs de l’iGPU en passant par les unités vectorielles CPU : tout y est ! Pour autant, le nouveautés ne sont pas légion : les bleus semblent bien avoir joué franc jeu quant aux spécifications de leur bébé.

 

Alors, quoi de beau sous l'IHS ? [cliquer pour agrandir]

 

La structure hétérogène est flagrante, tout comme le L3 distribué partagé entre les cœurs ; gros comme petits, ainsi que les L2 visiblement partagé au sein d’un cluster de 4 E-cores. les 32 EUs suivent l’organisation générale symétrique de la puce, et s’organisent en 2x16. Côté I/O, le CPU gère comme un grand le PCIe 5.0 (16 lignes) et 4 lignes de PCIe 4.0 pour les SSD ; sachant que 8 lignes DMI 4.0 sont également de la partie pour le chipset : c’est tout comme attendu, chef ! Finalement, la plus grosse « surprise » réside dans l’utilisation d’un ring pour communiquer entre processeurs/cluster/iGPU : une solution plus lente qu’un mesh (utilisé notamment auparavant sur le segment HEDT et toujours à l’heure actuelle sur les Xeon), mais à l’avantage d’une intégration moins coûteuse en ressources. Cependant, du fait du die rectangulaire, il était peu probable d’y trouver ce type de topologie, le mesh étant efficace sur une organisation des processeurs en un tableau possédant grosso modo le même nombre de ligne et de colonnes, et donc un die vaguement carré. Plus de secrets pour Alder Lake, du coup ? Attendez un peu de voir ses performances avant de déchanter ! (Et merci à _m_ pour la source !)


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