C'était un peu moins d'un an auparavant, nous vous parlions d'une nouvelle expérimentation d'un partenaire de TSMC nommé Cadence (rien à voir avec l'héroïne de Crypt of the Necrodancer) concernant une technologie nommée WoW (ici encore, pas de liaison avec Blizzard) pour Wafer on Wafer.

 

Tout porte à croire que l'idée a été couronnée de succès, car c'est désormais à TSMC lui-même d'annoncer, via son co-PDG la production de masse de puces 3D suivant cette technologie en 2021. Pour couronner le tout, la finesse retenue serait le 5nm d'après l'emploi du temps prévisionnel de la firme, un pari audacieux au vu des difficultés de productions des concurrents, mais qui reprocherait au leader de continuer à investir en R&D ?

 

Pour revenir sur la technologie, cette dernière permettra de doubler le nombre de transistors sur une puce dédiée au calcul - toute comparaison avec la HBM en termes de caractéristiques n'est donc pas pertinente, bien que des éléments soient communs - en empilant deux galettes l'une sur l'autre. La base sera équipée des TSV (Through Silicon Vias, connus pour leur présence dans... la HBM justement) afin de transmettre des signaux et l'alimentation depuis les connections extérieures jusqu'aux circuits logiques de la partie supérieure. Si, dans le principe, n'importe quel empilement est réalisable, nous nous doutons que la répartition de la chaleur sera un facteur déterminant dans l'agencement interne de la puce : autant dire qu'Apple sera ravi avec ses bouzins basse consommation, mais pour un APU AMD, cela risque d'être une autre histoire. Pour en avoir le cœur net, rendez-vous en 2021 ! (Source : WCCFTech)

 

wafer on wafer

Apparemment, il suffisait d'y penser !

 Du multi-couche et des TSV, cela rappelle la HBM, mais cette fois c'est pour du calcul ! 

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