Le consortium CXL gagne la bataille de l'interconnect et annonce le CXL 3.0 ! |
————— 03 Août 2022 à 10h10 —— 21871 vues
Le consortium CXL gagne la bataille de l'interconnect et annonce le CXL 3.0 ! |
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Un peu moins de deux ans après la version 2.0, voici qu'a déjà été officialisée la version 3.0 du standard CXL ! Bien qu'encore très récent, le CXL a su s'imposer très rapidement sur le marché des serveurs, sans aucun doute grâce à sa richesse en matière d'I/O adossé aux standards PCIe existants et naturellement grâce à une roadmap très largement supportée par l'industrie, le consortium étant constitué de la grande majorité des acteurs majeurs dans ce domaine. Par ailleurs, il a déjà effectivement poussé vers la sortie les standards rivaux Gen-Z, CCIX et depuis avant-hier, OpenCAPI !
En tant qu'interconnect standard et plus fonctionnel, le CXL a été conçu pour améliorer la communication entre CPU et accélérateurs, ainsi que pour permettre le branchement de DRAM et de mémoire non volatile sur une interface PCIe. Pour l'anecdote, le CXL a essentiellement remporté la bataille de l'interconnect depuis que l'OpenCAPI a jeté l'éponge et a opté pour rejoindre le consortium CXL. Mais il y a encore beaucoup de travail à faire, d'autant plus maintenant qu'il n'a plus de rivaux et qu'il faut donc également adresser les cas d'usage spécifiques pour lesquels ces derniers étaient conçus. En sus, les CPU x86 avec CXL sont encore largement inexistants, tandis que les constructeurs demandent également plus de bande passante et de fonctionnalités.
Qu'à cela ne tienne, le consortium CXL a profité du Flash Memory Summit 2022 pour annoncer la version 3.0 complète du standard CXL ! Celle-ci apporte plusieurs améliorations majeures. Tout d'abord, fini le PCIe 5.0 du CXL 1.x et 2.0, et place au PCIe 6.0 ! De ce fait, le CXL 3.0 double le débit par ligne à 64 GT/s et ce sans aucune augmentation de la latence selon le consortium ! Voici pour la partie physique. Ensuite, le CXL 3.0 améliore aussi grandement les capacités logiques du standard, autorisant des topologies et des fabrics de connexion plus complexes, ainsi que des modes de partage de mémoire et d'accès à la mémoire plus flexibles au sein d'un même ensemble d'appareils CXL. Pour compléter l'aperçu du CXL 3.0, vous retrouverez ci-dessous le résumé des nouveautés du CXL 3.0 et comment celui-ci se compare par rapport aux versions précédentes, ainsi qu'une brève vidéo explicative officielle.
Le consortium n'a pas donné de calendrier pour l'arrivée des premiers appareils CXL 3.0. De toute évidence, il ne faudra pas trop être pressé. À vrai dire, le CXL 1.1 est à peine arrivé sur le terrain et le CXL 2.0 n'y est même pas encore, mais c'est une lenteur qui n'a rien d'anormal dans ce domaine, particulièrement pour un projet aussi ambitieux que le Compute Express Link. En somme, cela dépendra avant tout des constructeurs et ça prendra certainement encore plusieurs années. (Source : CXL, Anandtech)
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Toutes les précautions sont prises de ce côté-là? Ou c'est hors du scope de ce protocole?
Cependant, avec la cohérence de cache on peut imaginer de subtile timing side-channel ou timing covert-channel (qui permettrait de déduire comment est configuré l'host ou un device, ou alors d'établir une communication non-autorisé par le host). Mais ça serait très compliqué à mettre en place et ça ne permettrait pas grand chose... Donc les risques liés directement à CXL sont très limité.
Pour ce qui est indirectement lié à CXL: si on introduit plus de communications et de partages de ressource entre les devices comme le permet CXL (parce que avec la cohérence de cache il est plus simple de communiquer et partager des choses), alors oui il faudra faire attention à la sécurité au moment de programmer ces systèmes. Quand on complexifie un programme il faut toujours faire attention à la sécurité. Mais ce n'est pas spécifique à CXL ça.
PS: c'est une question complexe, je rate peut-être des choses