Preview • Les puces Lunar Lake en détail, et sans HyperThreading

Des P-cores qui envoient du pâté

Si l’on se concentre sur les dies principaux, ou tiles — tuiles en français de France — comme les appele Intel, ceux-ci sont gravés par TSMC en N3B et N6. S’il s’agit plus ou moins d’un aveu d’échec concernant la partie fonderie de la marque, cela montre aussi qu’Intel est prêt à ravaler sa fierté pour revenir sur le devant de la scène en utilisant les meilleures armes à sa disposition. Pour combiner ces tuiles sur le même package, Intel garde sa technologie Foveros, qui joue le rôle d'une plaque tournante entre les dies et le socket BGA qui sera soudé à la carte mère. 

Comme c'est la tendance, ces puces embarquent de plus en plus d'éléments, embrassant toujours plus le concept de SoC — System On a Chip. On retrouve tout ce qu’un processeur — si on peut encore utiliser ce terme — moderne embarque généralement, à savoir un CPU, un GPU, du cache, un contrôleur mémoire, les moteurs d’affichage, de décodage, les IO et le NPU — le truc qui se charge de l’IA, on y reviendra.

À la manière des Apple M3, Intel passe au Memory On Package, c’est-à-dire que Lunar Lake embarque sur son package les dies de LPDDR5, ce qui le rapproche encore un peu plus d’un SoC parfait. Intel parle de 32 Go de LPDDR5X à 8,5 MT/s en dual channel au maximum. Pas la peine de quitter la pièce en claquant la porte, déjà personne ne vous voit et tout le monde s’en fout, mais surtout, il s’agit là de puces mobiles, voire ultra-mobiles — elles courent très vite ! —, et qui dit laptops dit de plus en plus souvent LPDDR soudée à la carte mère, donc ça ne changera pas grand-chose du point de vue de l’upgrade.

Il est même de plus en plus fréquent — qui a dit quasi-systématique ? — que les PC portables embarquent quelques packages de DRAM soudés ainsi qu’un ou plusieurs slots SO-DIMM, rien ne dit que ça ne sera pas toujours le cas. Par contre, le choix du processeur sera d’autant plus important, car on imagine bien qu’il déterminera également la mémoire embarquée de base.

RIP HyperThreading.

La tuile principale, appelée Compute Tile, abrite — entre autres éléments — la partie CPU. Celle-ci compte 4 E-core Skymont et 4 P-core Lion Cove, ces derniers devant également être utilisés sur les futurs processeurs Arrow Lake. Par rapport aux Meteor Lake, il y a donc moins de cores et de types de cores. De 16 cores on passe ainsi à seulement 8. Mais que fait la police ? Au vol ! A l'assassin !

Bon, en pratique, c'est plutôt normal, Lunar Lake remplace Meteor Lake-U, soient des portables plutôt légers, et avec un peu de patate quand même pour les variante 30 W. Mais il ne s'agit pas d'équiper les desktop-replacement ou les gros laptops de jeu, généralement dotés de puces Meteor Lake-H qui culminent à 45 W. Donc pour cet usage, 4 P-cores suffisent. Mais ceux-ci évoluent en profondeur, puisqu’il n’y a désormais plus d’HyperThreading. Preuve que les rumeurs sont parfois fondées.

Intel explique ce changement par l’introduction de l’hybridation, c’est-à-dire la cohabitation P-cores et E-cores depuis quelques générations. L’HyperThreading n’étant activé que lorsque tous les cores — P et E — sont sollicités, le gain restait finalement assez minime pour un PC grand public. S’il offrait 20% de performances supplémentaires à fréquence et tension identiques, c’était au prix d’un encombrement plus important et uniquement pour certains cas de figure. Ainsi, en se débarrassant de tous les transistors qui avaient trait à l’HyperThreading, Intel annonce un ratio performance/puissance en hausse de 5% en multi-threading, et une hausse de 15% du ratio performance / puissance / surface. Le compromis performance / surface est le seul qui régresse, de 15%, mais ce n’est finalement pas un problème pour une plateforme mobile.

Ceci explique également que l’HyperThreading reste, pour le moment, encore d’actualité pour le monde des serveurs ou la densité de threads est plus importante que la consommation. En outre, cette simplification des cores permet de faire progresser toutes les métriques citées précédemment lors d’une utilisation en single thread.

Pour tirer toute la substantifique moelle de ses puces, Intel parle également d’un système de gestion de l’énergie « pilotée par l’IA ». Ici, l’IA ressemble plus à un argument marketing qu’il fallait forcément inclure au moins 83 fois dans la présentation. Néanmoins, il s’agit tout de même d’une évolution notable puisqu’au lieu de fixer des échelles de fréquences et de tension fixes, Intel laisse cette fois la main au système pour adapter lui-même ces aspects en fonction des besoins et surtout de l’environnement. Une sorte de Turbo mode encore plus agressif, qui se contentera de monitorer la température et la tension maximale, et qui devrait donc lâcher les watts partout où c’est possible.

En outre, la fréquence des cores peut désormais être ajustée par palier de 16,67 MHz contre 100 MHz auparavant. En plus d'une meilleure granularité, Intel évoque surtout la possibilité de se rapprocher au maximum de l’enveloppe disponible sans laisser la moindre miette de patate sur la table.

Abandonner l'hyperthreading c'est une chose, mais améliorer le front-end, cela reste l'un des marqueurs les plus probant d'une génération à l'autre. La prédiction de branchement se voit pimpée sur ses blocs jusqu'à 8 fois plus longs. La capacité en micro-opérations, ou µOps, se voit, elle, augmentée de 33 % passant de 6 à 8 par rapport aux coeurs Raptor Cove, et forcément le cache associé désormais est apte à traiter 12 µOps par cycle ; soit ici une augmentation de 50 %.

Côté ports nous ne sommes pas en reste puisque 6 supplémentaires sont implémentés portant leur nombre à 18, contre 12 sur la génération précédente : 6 destinés aux unités des entiers, 6 destinés aux registres d'adressage mémoire, 4 destinés aux unités vectorielles et 2 pour aller écrire des poèmes dans la RAM.

Cache-cache

Les caches progressent également. Intel introduit un L0 finalement assez proche de l’ancien L1 des cores Redwood de Meteor Lake. A cela se rajoutent un L1 4 fois plus volumineux, et un L2 50% plus conséquent. Outre le gain en quantité de cache, ceux-ci gagnent en latence puisqu’après 9 cycles, 240 Ko d’instructions peuvent être transférés, contre seulement 48 Ko auparavant. Le L3 subit une sacré cure d'amincissement puisqu'il passe à 12 Mo au total, contre 24 auparavant. Mais il servira 33% de P-cores en moins.

Qui plus est, Intel a ajouté 8 Mo de side-cache — un cache-côté ? — qui sera accessible par n'importe quelle unité qui pourrait en avoir besoin. Pour les plus cyniques, c'est une façon de régler tous les problèmes en rajoutant du cache, mais sinon ça peut aussi servir à ne pas intégrer des tonnes de caches pour chaque élément et laisser la puce attribuer ce cache en relation libre à qui en a le plus besoin. Ceci permettra donc en théorie aux 4 P-cores d'avoir recours à un total de 20 Mo.

D’après Intel, ces améliorations mises bout à bout permettent de faire progresser les IPC de 14%, et le ratio perf / conso de 10 à 18% selon l’état considéré.

14% d'IPC supplémentaire, finies les fréquences folles ?