TSMC A14 : le retour de la miniaturisation de la SRAM après plusieurs années de stagnation |
————— 27 Octobre 2026 à 16h35 —— 296 vues
La miniaturisation des semi-conducteurs ne progresse pas à la même vitesse sur tous les fronts. Si la densité des circuits logiques s'est améliorée au fil des générations, celle de la mémoire SRAM embarquée dans les puces a beaucoup moins progressé. Le prochain procédé A14 de TSMC relancerait cette miniaturisation, selon des informations rapportées par le média sud-coréen ETNews.
La SRAM, un frein à la miniaturisation
La SRAM (Static Random-Access Memory) est une mémoire intégrée directement aux processeurs, aux cartes graphiques et aux accélérateurs d'IA. Elle sert notamment à stocker temporairement les données nécessaires aux unités de calcul, par exemple dans les caches L1, L2 et L3.
Contrairement aux circuits logiques, dont la densité a continué de progresser, les cellules SRAM sont soumises à des contraintes structurelles qui compliquent leur réduction. Ainsi, alors que les transistors logiques se sont densifiés, les cellules mémoire ont occupé une part croissante de la surface des puces.
Courbe issue d'un article de WikiChip de 2023. Il est toujours disponible sur GhostArchive, contrairement au dossier initial.
La cellule SRAM haute densité à six transistors, dite 6T, occupe actuellement environ 0,021 µm² sur les procédés N5, N3 et N2 du fondeur taïwanais. Avec l'A14, cette surface passerait sous la barre des 0,017 µm², soit une réduction de 19 %. Des cellules plus petites offriront deux possibilités aux concepteurs : intégrer davantage de SRAM sur une puce de surface identique ou conserver la même capacité mémoire dans un espace réduit.
A14 en 2028
Cette avancée s'inscrit dans les ambitions plus larges de TSMC pour son procédé A14, dont la production en volume est prévue en 2028. Par rapport au N2, le fabricant annonce un gain de performances de 10 à 15 % à consommation identique, ou une réduction de la consommation de 25 à 30 % à performances égales. Il vise également une hausse d'environ 20 % de la densité des circuits logiques. La réduction des cellules SRAM contribuerait aussi à améliorer la densité globale des puces, en complément des progrès réalisés sur les circuits de calcul.
Il faudra encore attendre la production commerciale pour mesurer les effets concrets de cette avancée et la manière dont les concepteurs exploiteront ces gains. Mais après plusieurs années de stagnation, la SRAM va peut-être enfin renouer avec la miniaturisation. Selon la source, TSMC présentera ses résultats de recherche sur ce sujet avant la fin de l'année.
Reste aussi à voir ce que Samsung et Intel parviendront à faire d'ici là. La première n'a pas communiqué de données permettant d'évaluer ses progrès dans ce domaine. Quant à Intel, son procédé 18A autorise une cellule SRAM haute densité de 0,021 µm², selon un ancien document de l'ISSCC 2025 Advance Program analysé par Tom's Hardware. Mieux que les 0,024 µm² du procédé Intel 4, mais juste équivalent à ce qu’offrent déjà les procédés N3 et N5 de TSMC. Ce même article, qui remonte à fin 2024, projetait 0,017 µm² pour le N2 de TSMC ; densité qui sera donc à l’évidence plutôt au programme du 14A. Enfin, pour rendre ces valeurs un poil plus parlantes, une cellule de 0,021 µm² correspond à une densité SRAM théorique d'environ 31,8 Mb/mm², contre 38 Mb/mm² pour une cellule de 0,0175 µm² (la valeur alors renseignée).
