La DDR5 semble avoir un potentiel d'overclocking intéressant

par _m_ le Samedi 09 Octobre 2021 à 18h47

Ce que je crains c'est qu'il ne faille pas voir ce nouvel ECC on-die comme une nouvelle feature salutaire et bienvenue pour nos données, mais une rustine rendu obligatoire par des chips plus rapides et aux tensions revue à la baisse et où ils se seraient rendu compte que sans ça, les erreurs on-chip explosaient

Je ne te cache pas également ma déception de voir l'informatique évoluer dans ce sens. Je travaille dans le domaine de la vérification, et clairement, la complexité du hardware est telle que même en y mettant les moyens, il est très difficile de le garantir correct, même sans prendre en compte ces phénomènes physiques. Du côté logiciel, ça va un peu mieux.

Cela va même plus loin que la correction. Il y a également le problème de performances. Sur du matériel critique et temps-réel, où chaque tâche a une deadline que l'ordonnanceur doit respecter, il faut prendre en compte lors de la conception qu'à tout moment, une tâche pourrait partir en boucle infinie à cause d'un simple bit-flip. Imagine le seum si une tâche non-critique par en boucle infinie et faire rater des deadlines sur une tâche critique ? Ça au moins, on sait y pallier.

par Un hardeur des ragots en Auvergne-Rhône-Alpes le Samedi 09 Octobre 2021 à 18h03

Juste pour information, c'est au niveau du transfert du contrôleur mémoire à la RAM (et inversement) qu'il y a statistiquement le plus de corruption de données. Problème que l'ECC on-die ne détecte pas, mais que l'ECC actuel si.

Ce que je crains c'est qu'il ne faille pas voir ce nouvel ECC on-die comme une nouvelle feature salutaire pour nos données qu'ils nous offriraient généreusement, mais une rustine rendu obligatoire par des chips plus fins, plus rapides et aux tensions revue à la baisse et où ils se seraient rendu compte que sans ça, les erreurs on-chip explosaient

Juste pour information, c'est au niveau du transfert du contrôleur mémoire à la RAM (et inversement) qu'il y a statistiquement le plus de corruption de données. Problème que l'ECC on-die ne détecte pas, mais que l'ECC actuel si.

par _m_ le Samedi 09 Octobre 2021 à 08h47

Par contre Jemporte, je n'ai absolument rien compris de ton charabia dans ton 1er message, ni ta position. Tu peux reformuler stp?

Pour ma position, c'est simple.
L'ECC comme on l'a connu n'est pas vraiment destiné, en premier lieu, à dépister les barrettes défectueuses mais seulement à encaisser et corriger une éventuelle erreur, rare, due entre autre à un événement singulier. A l'évidence si des erreurs répétitives, même corrigées, sont commises il y a un problème hardware qu'il faudra résoudre.
L'autre usage issu de certains tests réalisés par des joueurs, c'est qu'un barrette ECC va encaisser bien plus que sa fréquence de référence... grâce à la correction d'erreur due à l'ECC.
Par exemple des DDR4 3200 ECC peuvent monter peinardement à 4400 ou 4800 de façon stable et durable. Même si on dépiste des erreurs, elles sont corrigées. Évidemment un usage aussi extrême va dézinguer la barrette qui hormis d'éventuelles erreurs irrécupérables (qui ne veulent pas dire arrêt de la machine si on ne le souhaite pas) va finir par être grillée.

Et bien la DDR5 semble avec son ECC intégré, orienter vers ce principe d'utilisation gaming, surtout si c'est généralisé. Il faut savoir qu'il y a un deuxième niveau de correction prévu, pour le domaine pro, stations de travail et serveur.
Il ne faut pas exclure que la raison de base c'est qu'à un certain niveau de gravure, la mémoire commence à avoir des faiblesses, et il y a l'augmentation de quantité, avec les erreurs statistiquement davantage possibles.
Mais on sera alors pas très au courant où en est la barrette si on a forcé sa fréquence ou si c'est stable avec d'éventuelles erreurs rarissimes, comme prévu.

par Jemporte le Samedi 09 Octobre 2021 à 01h16

Totalement faux. Ca c'était du temps de la RAM avec bit de parité. En cas d'erreur : on était averti par un plantage. La mémoire ECC corrige les erreurs (tant que c'est possible). C'est tout l'intérêt et l'intérêt premier, parce qu'en principe ça arrive rarement. L'alerte est optionnelle si l'OS supporte et que l'alerte a été activée et à voir dans quelles conditions.

Ton premier message parlait de l'ECC de la DDR4, je t'ai répondu pour l'ECC classique que l'on se traîne depuis des années. Par défaut, sous Linux, les erreurs d'ECC sont reportées et enregistrées qu'elles aient été corrigées ou non, et tu peux les accéder avec les commandes permettant de lire tes logs, ou bien juste consulter les fichiers du répertoire /var/log/.

par _m_ le Samedi 09 Octobre 2021 à 08h47

Sur la DDR5, l'ECC est uniquement intégré aux chips présents sur la barrettes. Cet ECC n'englobe pas les transfert de données sur le bus et donc le contrôleur côté CPU ne vérifie que dalle. Ainsi j'ai du mal à imaginé comment l'OS pourrait être mis au courant, lorsqu'une donnée n'a pas pu être corrigé. A moins qu'ils ont mis en place un protocole spécifique, pour échanger ces infos-là?

Pour la DDR5 (et même certaines DDR4, qui ont de l'ECC on-die) c'est différent, et tu as raison. Il faut attendre afin d'avoir plus de détails sur la manière dont seront reportées ces erreurs, si elles le seront.

Sur la DDR5, l'ECC est uniquement intégré aux chips présents sur la barrettes. Cet ECC n'englobe pas les transfert de données sur le bus et donc le contrôleur côté CPU ne vérifie que dalle. Ainsi j'ai du mal à imaginé comment l'OS pourrait être mis au courant, lorsqu'une donnée n'a pas pu être corrigé. A moins qu'ils ont mis en place un protocole spécifique, pour échanger ces infos-là?
un grand lien tout pourri

Par contre Jemporte, je n'ai absolument rien compris de ton charabia dans ton 1er message, ni ta position. Tu peux reformuler stp?

Pour l'overclock de ces barrettes, je pense que ça vient plus de son nouveau bloc alim, plutôt que de l'ECC. Ça avait été annoncé, qu'il fallait s'attendre à des miracles de ce côté-là, grâce à ça.
Le Comptoir avait même fait une prof sur-boosté, qui aurait pu tout déchiré si ils avaient pu trouvé un prestataire pour la fabriquer

par Un adepte de Godwin en Auvergne-Rhône-Alpes le Vendredi 08 Octobre 2021 à 22h10

Il faut arrêter le délire, c'est l'inverse. Si tu as une erreur ECC, ton OS est mis au courant, qu'elle soit corrigée ou non. Cela signifie moins d'erreurs, et moins d'erreurs silencieuses. Il te faudra cependant consulter les logs pour le savoir.

Totalement faux. Ca c'était du temps de la RAM avec bit de parité. En cas d'erreur : on était averti par un plantage.
La mémoire ECC corrige les erreurs (tant que c'est possible). C'est tout l'intérêt et l'intérêt premier, parce qu'en principe ça arrive rarement. L'alerte est optionnelle si l'OS supporte et que l'alerte a été activée et à voir dans quelles conditions. Souvent c'est juste un fichier d'alertes qui est abreuvé de ces infos. Dans le cas des DDR5 si j'ai bien compris ça va un peu plus loin parce que c'est la barrette qui emporterait tout le circuit de correction, en plus d'un système Pro plus évolué optionnel. Donc je ne sais pas comment l'utilisateur sera alerté dans la mesure où ce n'est plus le CPU qui gérerait. Il faudra donc probablement un OS au courant de ce procédé qui communiquera avec la barrette.

Ca vaudrait le coup de se pencher sur la question parce qu'il y a une modification du concept par rapport à la techno classique du ECC gérée par le CPU qu'on avait jusqu'à maintenant.
D'après ce que j'ai compris la mémoire de type HBM comporte aussi un système similaire intégré.

Les gens qui ont testé l'OC des barrettes ECC ont constaté que les erreurs irrécupérables arrivent plus tard; c'est à dire qu'on a une marge supplémentaire pour faire fonctionner ces barrettes sans plantage malgré les erreurs, qui sont récupérées.

par Jemporte le Vendredi 08 Octobre 2021 à 19h28

Alors si c'est comme pour la DDR4 ECC, c'est normal. C'est pas pour autant qu'elle vit pas au-delà de ses limites qu'elle montrera plus tôt que prévu. C'est un peu ce que je crains pour cette ECC embarquée : son mauvais usage pour faire croire qu'on a plus de marge pour OC.

Il faut arrêter le délire, c'est l'inverse. Si tu as une erreur ECC, ton OS est mis au courant, qu'elle soit corrigée ou non. Cela signifie moins d'erreurs, et moins d'erreurs silencieuses. Il te faudra cependant consulter les logs pour le savoir.

Alors si c'est comme pour la DDR4 ECC, c'est normal. C'est pas pour autant qu'elle vit pas au-delà de ses limites qu'elle montrera plus tôt que prévu.
C'est un peu ce que je crains pour cette ECC embarquée : son mauvais usage pour faire croire qu'on a plus de marge pour OC.