Après avoir dévoilé son PHY maison pour la GDDR6 18 Gbps, Rambus revient brièvement sur le devant de la scène pour présenter sa nouvelle solution complète d'interface PCIe 5.0 et CXL, spécialement adaptée pour une gravure au 7 nm FinFET. Celle-ci est désormais disponible pour les constructeurs de SoC souhaitant rapidement intégrer du hardware compatible PCIe 5.0 / CXL.

Pour l'anecdote, on rappelle que le CXL est né très récemment (monture 1.0 a été définie début 2019) et présente l'avantage de ne pas être un énième format propriétaire, mais un standard préparé par un consortium de plus de 30 fabricants majeurs (rejoint dernièrement par AMD). Par ailleurs, rappelons aussi qu'un autre consortium appelé Gen-Z a également ajouté le support du PCIe 5.0 pour les futurs interconnects Gen-Z. La 5e génération de la norme PCIe a véritablement le vent en poupe depuis la sortie de ses spécifications au printemps dernier.

 

rambus pcie 5 0 interface architecture

 

La solution PCIe 5.0 de Rambus exploite le cœur d'un contrôleur initialement développé par Northwest Logic (une compagnie rachetée par Rambus à peine le 27 août dernier) et est rétrocompatible PCIe 2.0 / 3.0 / 4.0 (ce qui est certainement une bonne nouvelle), en plus d’intégrer un PHY compatible CXL. L'interface peut ainsi gérer un taux de transfert maximal de 32 GT/s par ligne et a été optimisée par Rambus pour les technologies avancées du 7 nm FinFET. En plus de la licence pour le brevet, Rambus offre également ses services de création, d'intégration et de support pour accélérer les travaux de conceptions.

Enfin, le constructeur espère encore une fois séduire principalement les constructeurs de processeurs pour l'intelligence artificielle, le HPC, le stockage, ainsi que les réseaux 400 GbE. L'ajout d'un support CXL n'est pas un hasard, étant donné que le standard devrait être exploité pour la bonne majorité des puces des futurs accélérateurs.  (Source)

 Rambus aussi part à l’assaut du PCIe 5.0, mais prépare aussi le terrain pour le standard CXL. 

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