On parle souvent de la fin de la prédiction-loi de Moore (la densité d'intégration des circuits imprimés double tous les deux ans), avec comme argument la mise au point de plus en plus difficile de nouvelles finesse de gravure. La technique n'est malheureusement pas le seul écueil expliquant les multiples retards des fondeurs.

 

En effet, selon Paul Penzes, ingénieur chez Qualcomm, les améliorations induites par les die shrinks seraient de moins en moins grandes, à tel point qu'un éventuel 5 nm pourrait finir par se retrouver caduque financièrement parlant. En effet, le coût de conception de nouveaux masques s'additionnerait avec des gains en matière de performances plus faibles à cause de phénomènes de résistance, ajouté à la classique électro-migration connue du procédé FinFET. Il en résulterait une puce invendable, car trop cher vis-à-vis de l'amélioration de performances qu'elle fournirait.

 

Pour le 7 nm, la relève semble tout de même assurée : les gains en consommation seraient compris entre 10 et 25% (alors qu'ils étaient de 35% pour le 10 nm), ceux en réduction de surface s'élèveraient à 20-30% (contre 37% lors du passage au 10 nm). Techniquement parlant, une gravure en 5 nm reste néanmoins toujours possible ; la limite technique de gravure se situant aux alentours des 3,5 nm.

 

Au niveau de l'implémentation de nouvelles technologies, Samsung, déjà leader sur le 10 nm LPP, caracole en tête : d'ici 2020, une usine devrait être prête pour le lancement en production de puces en 4 nm via des transistors gate-all-around. Quelques autres générations pourraient suivre, mais le silicium ne permettra pas de descendre en dessous des 2 nm : il faudra alors se tourner vers d'autres matériaux, dont possiblement le graphène. (Source : EETimes)

 

wafer chercheur

 Si des puces en 2nm restent théoriquement possible, leur commercialisation risque d'être très compliquée. 

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